Die Speicherzugriffe der Core-Architektur unterlagen mehreren Einschränkungen in Bezug auf die Performance: der Prozessor wurde optimiert, um auf kohärente auf 64-Bytes begrenzte Speicheradressen zuzugreifen, die Größe einer Cachezeile. Nicht nur war der Zugriff auf nicht kohärente Daten nicht besonders leistungsstark, die einfache Ausführung einer Ladeanweisung oder einer nicht kohärenten Ordnungsanweisung war aufwändiger als die kohärente Version, und das unabhängig davon, wie die reale Kohärenz der Speicherdaten war. Der Grund dafür ist, dass diese Anweisungen auf der Ebene der Decoder mehrere µOps generierten, was die Übertragungsraten dieser Art von Anweisungen verminderte. Die Compiler vermieden also, diese Art von Anweisungen zu generieren, und ersetzten sie durch einige weniger aufwändige Anweisungen.

So wiesen die Speicherlesevorgänge, die zwischen zwei Cachezeilen saßen, eine Performance-Einbuße von ungefähr 12 Zyklen im Vergleich zu 10 für die Lesevorgänge im gleichen Fall auf. Die Intel-Ingenieure haben diese Zugriffe optimiert, um sie schneller zu machen: Zunächst einmal gibt es keine Nachteile mehr, verschiedene nicht kohärente Versionen der Lade-/Ordnungsanweisungen zu verwenden, wenn die Daten im Speicher kohärent sind. Außerdem hat Intel für den gegenteiligen Fall die Zugriffe optimiert, um die Beeinträchtigungen der Performance im Vergleich zur vorangegangenen Architektur zu verringern.

Effizientere Prefetcher

Bei seiner Conroe-Architektur war Intel besonders stolz auf seine Prefetcher-Funktionen. Zur Erinnerung: Der Prefetch ist ein Mechanismus, der darin besteht, die Zugriffsschemata zum Speicher zu beobachten und gemäß den Ergebnissen zu versuchen, die Daten, die erforderlich sein werden, mehrere Zyklen im Voraus zu bestimmen. Ziel ist es, sie in einen Cache zu bringen, wo sie für den Prozessor schneller verfügbar sind. Gleichzeitig wird versucht, die Verwendung der Bandbreite zu maximieren, indem diese genutzt wird, wenn der Prozessor sie gerade nicht braucht.

Diese Technik erzielte bei den meisten PC-Anwendungen bemerkenswerte Ergebnisse. In der Serverwelt hingegen war das Resultat häufig ein Leistungsabfall. Es gibt viele Gründe für diese Ineffizienz. Zunächst einmal sind die Speicherzugriffe von Serveranwendungen häufig schwieriger vorhersehbar: Speicherzugriffe auf eine Datenbank zum Beispiel sind nicht linear. Wenn auf Daten im Speicher zugegriffen wird, werden die folgenden Daten weniger häufig erforderlich sein, was die Effizienz der Prefetcher einschränkt. Aber das Hauptproblem besteht vor allem in der Speicherdurchlassbreite in den Multisockel-Konfigurationen. Wie bereits für diesen Fall gezeigt wurde, gab es einen Engpass zwischen den Prozessoren, aber darüber hinaus bedeuteten die Prefetcher auf dieser Ebene einen zusätzlichen Druck: Wenn ein Mikroprozessor nicht auf den Speicher zugriff, setzten sich die Prefetcher in Gang, um die Bandbreite, deren Verfügbarkeit sie voraussetzten, zu nutzen. Sie konnten nicht wissen, dass der andere Prozessor die Bandbreite zu diesem Zeitpunkt eventuell brauchen konnte! Die Prefetcher konnten also einem Prozessor Bandbreite abspenstig machen, die in dieser Art von Konfigurationen ohnehin schon Mangelware war. Um das Problem zu lösen, fiel Intel nichts Besseres ein, als die Prefetcher in solchen Situationen zu deaktivieren. Man braucht nicht zu erwähnen, dass das keine wirklich befriedigende Lösung war.

Intel behauptet, das Problem gelöst zu haben, aber gibt die Funktion seiner neuen Prefetch-Algorithmen nicht im Detail an. Man erfährt gerade eben, dass es in den Serverkonfigurationen nicht mehr notwendig ist, sie zu deaktivieren. Auf jeden Fall gilt: Selbst wenn Intel nichts verändert hat, sollte allein schon der Gewinn durch die neue Speicherorganisation und die größere Bandbreite, die daraus folgt, die negativen Auswirkungen der Prefetcher einschränken.